芯天成形式验证平台EsseFormal
EsseFECT
EsseFCEC
EsseFPV
EsseCC
EsseUNR
产品简介
芯天成组合逻辑等价性验证工具EsseFCEC（FCEC，Formal Combinational Equivalence Checking），可为各类技术节点提供稳定、准确和高速的工业级芯片等价性验证方案，以应对芯片设计与验证过程中的面积优化、功耗优化和验证速度瓶颈问题。
该产品基于可满足性算法及电路优化算法，可以支持综合工具对电路的低功耗优化、面积优化等各种先进优化策略，能够验证超大规模电路之间的等价性，为芯片设计与验证提供高精度的解决方案。
核心优势
稳定、准确、高速的验证流程；
支持综合工具的各种先进综合策略；
方便快捷的验证结果调试；
简洁易用的图形用户界面；
适用于各个阶段电路之间的验证。
产品功能
支持System Verilog、VHDL等多种设计格式读取；
支持组合逻辑等价性验证与时序等价性验证；
支持fsm recoding、clock-gating、retiming等先进综合优化的验证；
支持使用designware IP电路的验证；
支持逻辑锥图形显示等多种结果调试方法。
应用方案
ASIC/FPGA FLOW设计综合前后的等价性验证；
ASIC/FPGA FLOW设计PR前后的等价性验证；
ASIC/FPGA FLOW设计ECO前后的等价性验证。
产品简介
芯天成模型检查工具EsseFPV（FPV，Formal property verification），使用形式化技术验证 SystemVerilog 断言 (SVA) 属性，为用户提供快速的错误检测以及预期设计行为的端到端的验证。
核心优势
快速定位设计bug；
支持多种验证引擎；
人性化的用户图形界面；
可定制化的属性验证服务。
产品功能
可在仿真之前就能实现验证，适合早期的bug追踪，通过端到端的验证可确保设计功能的高正确率；
支持断言属性、约束属性、覆盖属性的验证，可在设计中更快地发现bug并提供反例；
人性化的用户图形界面，对于习惯图形化系统的用户更友好，利于debug调试。
应用方案
检查设计行为的断言；
约束形式化验证环境的假设；
用于监视预期事件的覆盖属性。
产品简介
芯天成连接性检查工具EsseCC（CC，Connectivity Checking），是一个高效的连接性检查的验证工具，为用户提供快速的错误检测以及预期设计行为的信号到信号的验证。该产品以RTL电路和连接规范作为输入，快速检查设计是否符合连接规范。与传统验证方式相比，EsseCC具有高效率、高准确率，上手简单便捷的优点。
核心优势
快速、高效的验证流程；
直观易操作的用户界面；
支持反例生成和波形显示；
支持多种引擎的连接性检查；
支持生成跨DFF的连接关系生成。
产品功能
支持Verilog/SystemVerilog和VHDL的混合编译；
支持物理路径及连接属性的验证；
支持反向生成连接；
支持连接信号的覆盖率检查；
支持生成反例的 Testbench 及波形图；
GUI界面提供原理图、波形查看。
应用场景
SoC I/O 连接性检查；
综合后网表连接性检查；
验证Chiplet技术下模块的连接性检查；
全局时钟及复位信号连接性检查；
总线寄存器的连接性检查；
集成IP的连接性检查。
产品简介
芯天成覆盖不可达性检查工具EsseUNR（Coverage Unreachability Checking），是一款高效的覆盖不可达性检查工具。使用传统的验证方式，在验证后期，通过编写测试用例提升验证覆盖率的难度陡然上升。由此，使用EsseUNR工具，可更高效地对未覆盖的代码进行全面的不可达性检查。EsseUNR具有效率更高、更准确、更易上手的优点。
核心优势
兼容性高、快速、高效；
直观易操作的用户界面；
适配主流仿真软的覆盖数据；
支持生成Testbench和波形显示；
支持RTL级的Formal不可达性检查。
产品功能
支持Verilog/SystemVerilog和VHDL的混合编译；
支持利用主流仿真工具覆盖数据对未覆盖代码进行不可达性检查；
用形式验证的方法对RTL设计进行不可达性检查；
支持RTL设计Line/Condition/Fsm/Branch/Toggle类型的不可达性检查；
支持生成可达的检查点的Testbench及波形图；
支持通过GUI界面查看原理图、波形。
应用场景
支持ASIC/FPGA的不可达性检查；
通信协议通信状态的不可达性检查；
处理器控制单元的不可达性检查；
DMA控制器的不可达性检查；
寄存器状态的不可达性检查。
